開発手法・フロー

低消費電力設計

搭載ゲート規模の増加やMobile、IoTといった適用範囲の広がりに伴い、低消費電力化はASIC設計の最重要ポイントの1つとなっています。ASICの消費電力の大勢は、設計序盤で、動作電圧や電圧遮断など全体的な方式を策定する際にほぼ確定します。そのため、この方式策定が最も重要だといえますが、多種多様な選択肢があるため最適解を求めることが非常に難しくなっています。当社は、お客様との協議を通して最適な方式を策定し、低消費電力化を実現します。

低消費電力設計に向けた手法・施策

使用ライブラリセルの提案

近年の微細化されたテクノロジでは、複数の動作電圧、Track数、Channel長、Vth種からなる多種多様なライブラリ、Multi-bit FFなどを含む多くのセル種が提供されています。一方、お客様の回路中の各ブロックは、高速動作が必要な箇所、低速動作でもよい箇所、トグル率が高い箇所、ほとんど動かない箇所など、状況はさまざまです。
状況に応じたライブラリセルを適用する場合も、Leakage PowerとDynamic Powerなどのトレードオフが発生するものや、電源分離や電源配線リソースなど物理的な制限事項が生じるものがあるため、それらを考慮しなければなりません。そこで当社は、実現するASICのブロックレベルの構成、求められる仕様をお客様と共有し、ブロック分割提案も含めた使用ライブラリセルの提案を行います。

動作停止、ON/OFF検討、電源ドメイン設定

Logic部の動作停止には、単にクロックを止めること以外に、外部からの電源供給を止めるShut Downと特定領域の仮想電源を止めるPower Gatingの2通りがあります。また、メモリの動作停止には、Light Sleep、Deep Sleep、Shut Downの3種類があります。それぞれでメリット・デメリットや制限事項が異なります。
当社は、それら項目を検討のうえ最適な電源ドメイン設定を提案し、お客様と相談しながら実現方式を決めていきます。なお、お客様側では、最適解を実現するためのブロック構成変更やON/OFF動作に絡む論理検証が必要になる場合があります。

Power Domain設定例
標準パーツを組み合わせてプロジェクト毎に最適なDFTを構築
Power Domain 設定例
  • メモリのON/OFF機能の種類・対応は、メモリ種類により異なります。

メモリセル構成の提案

ASICの搭載メモリ量はしばしば大容量になる場合があり、メモリの消費電力が大部分を占める場合も少なくありません。そのためメモリの低消費電力化は大変重要です。
例えば1K word×32 bitのSingle port RAMが必要となった場合、選択肢として複数のメモリタイプ(高速版、高密度版、Register Fileなど)、それぞれに複数のVth種や複数の動作電圧の選択があり、それぞれにBank数(アスペクトレシオ)を変えたものも存在します。さらに、Word分割することで低消費電力化できる構成もあり、最適解の選択は容易ではありません。
当社では、上で述べた複数のメモリセルの候補から最適解を探索します。同時にメモリの電源電圧やLight Sleep、Deep Sleep、Shut Downの適用も検討します。

最新EDA toolのLow Power化機能

当社は、最新のCadence/Synopsys EDA toolを用いて設計フローを構築しており、CPF/UPFがサポートするさまざまなLow Power手法に対応しています。

  • External Power Shut Off
  • Power Gating
  • Multi Supply Voltage
  • DVFS(Dynamic Voltage Frequency Scaling)
  • 上記各手法に伴うLevel Shifter、Isolation Cellの自動追加

また、Clock Gating合成やMulti-bit FF活用、Low Power志向のデータパス回路合成、Dynamic/Leakage Power 最適化、高トグルネットを短くするセル配置、Low Power CTS、Vth SwapによるLeakage Power削減などの処理も実施しており、設計フローのさまざまな段階での低消費電力化を実現します。

  • 実施内容はテクノロジ・ライブラリなどにより異なります。

開発段階・テーマにあわせ、
最適なソリューションを提供します。
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